Il consorzio JEDEC ha ufficializzato lo standard LPDDR6, un’evoluzione attesa che ridefinisce le prestazioni delle memorie a bassa potenza nei dispositivi mobili. Conosciuto tecnicamente come JESD209-6, questo nuovo formato emerge in risposta alla crescente domanda di efficienza energetica e larghezza di banda, elementi critici per smartphone, tablet, auto connesse, wearables e sistemi edge AI. Il lancio coinvolge nomi di primo piano come Samsung, Micron, SK hynix, Qualcomm e MediaTek, che stanno già integrando LPDDR6 nei loro SoC di prossima generazione.
Uno dei punti distintivi dell’LPDDR6 è il bus a 24 bit, suddiviso in due sottocanali da 12 bit. Questa struttura ottimizza le operazioni parallele e permette accessi granulari a 32 o 64 byte, riducendo i tempi di latenza. L’introduzione della burst length a 24 permette di trasferire 288 bit per ciclo (256 dati + 32 ECC/metadati), portando la banda a picchi teorici di 38.4 GBps per canale. In pratica, si parla di un raddoppio della banda effettiva rispetto all’LPDDR5X-9600.
Architettura evoluta per prestazioni superiori e accessi flessibili
L’architettura dell’LPDDR6 introduce due sottocanali indipendenti per chip, ciascuno con 12 linee dati e 4 linee di comando/indirizzo. Questo design consente al controller di accedere selettivamente a porzioni specifiche della memoria; ne consegue una maggiore efficienza nell’uso delle risorse e nella gestione dei carichi di lavoro.
Sono supportati comandi burst dinamici, che permettono l’adattamento istantaneo della lunghezza del burst in base alla richiesta: utile in contesti AI e gaming, dove la latenza deve rimanere al minimo. Tra le innovazioni hardware, spicca la funzionalità Dynamic Write NT-ODT, un meccanismo intelligente che adatta il comportamento della memoria in base al carico di lavoro. Tutto questo avviene senza appesantire il sistema o rallentarlo, migliorando la qualità del trasferimento dei dati in ogni situazione.
Una modalità statica di efficienza garantisce la gestione ottimale delle memorie ad alta capacità, mentre la modalità di efficienza dinamica utilizza un solo sottocanale nei contesti a basso consumo. Questo si traduce in un consumo energetico ridotto senza sacrificare la reattività.
Consumi ridotti e nuova gestione energetica intelligente
LPDDR6 lavora con un’alimentazione VDD2 a basso voltaggio, inferiore a quella dell’LPDDR5. Richiede due linee di alimentazione separate, ottimizzate per i diversi scenari di utilizzo. Con la tecnica DVFSL (Dynamic Voltage Frequency Scaling for Low Power), la tensione di alimentazione viene ridotta dinamicamente durante i carichi leggeri, contribuendo a estendere la durata della batteria nei dispositivi mobili.
Sono implementati clock alternativi sui comandi, che migliorano la coerenza nei segnali e riducono il jitter. Viene anche introdotto un supporto avanzato alla partial self-refresh e alla active refresh, due meccanismi che minimizzano i consumi durante la conservazione dei dati. In scenari di basso traffico dati, il sistema può operare con un solo sottocanale attivo: in questo modo si limitano le dispersioni e ottimizzano i consumi.
Queste caratteristiche rendono LPDDR6 una soluzione appetibile anche per dispositivi always-on come smartwatch, sensori e dispositivi AR.
Tabella comparativa LPDDR
| Versione | Anno | Tensione I/O | Larghezza Bus | Burst Length | Velocità massima | Banda teorica per canale |
|---|---|---|---|---|---|---|
| LPDDR1 | ~2007 | 1.8V | 16/32 bit | 4/8 | ~400 Mbps | ~1.6 GBps |
| LPDDR2 | ~2011 | 1.2V | 32 bit | 8 | ~1066 Mbps | ~4.2 GBps |
| LPDDR3 | ~2013 | 1.2V | 32 bit | 8 | ~2133 Mbps | ~8.5 GBps |
| LPDDR4 / 4X | ~2014/17 | 1.1V / 0.6V | 16/32 bit | 16 / 32 | ~4266 Mbps | ~17 GBps |
| LPDDR5 / 5X | ~2019/21 | 0.5V | 16/32 bit | 16 / 32 | ~6400 / 9600 Mbps | ~25.6 / 38.4 GBps |
| LPDDR6 | 2025 | 0.5V | 24 bit | 24 | 10.7 – 14.4 Gbps | 28.5 – 38.4 GBps |
Sicurezza avanzata e robustezza per scenari critici
Nel nuovo standard, l’affidabilità e la protezione dei dati sono al centro della progettazione. L’LPDDR6 include error correction on-die (ECC), in grado di correggere in tempo reale gli errori a singolo bit e segnalare quelli multipli. La memoria è compatibile con schemi di parità su comandi e indirizzi, scrub degli errori e funzioni di self-test integrate (MBIST).
Un’altra novità è il Per Row Activation Counting (PRAC), pensato per monitorare l’affidabilità dell’accesso alle righe di memoria nel tempo. Inoltre, la funzione Carve-out Meta Mode permette di riservare regioni di memoria a compiti critici; questo aspetto migliora l’isolamento funzionale.
Questo insieme di strumenti rende LPDDR6 una scelta strategica per i sistemi automotive con funzionalità di guida assistita (ADAS), per i dispositivi medici e per il mondo IoT industriale, dove errori di calcolo o corruzioni di memoria possono avere conseguenze non trascurabili.
Disponibilità commerciale, supporto e roadmap
JEDEC ha pubblicato lo standard JESD209-6 il 9 Luglio 2025. La collaborazione al progetto è stata ampia e ha coinvolto i principali produttori di DRAM, fornitori di IP, sviluppatori di SoC e aziende di test.
Secondo le roadmap ufficiali, la produzione in volumi inizierà tra fine 2025 e inizio 2026. Alcuni esempi di implementazione sono già in circolazione: Cadence ha presentato il primo PHY LPDDR6/5X con supporto fino a 14.4 Gbps, mentre MediaTek ha confermato l’integrazione nel suo SoC di nuova generazione.
Le nuove memorie LPDDR6 troveranno spazio anche in moduli LPCAMM2, ideali per laptop ultracompatti e sistemi embedded ad alte prestazioni. Nel contesto attuale, dominato da richieste di prestazioni spinte e consumi contenuti, LPDDR6 sarà un’opzione chiave nei settori mobile, automotive e AI.
